세계 첫 오픈소스 이더넷 스위치 ASIC, 실리콘 검증을 앞두다

오픈소스 실리콘은 최근 몇 년 사이 설계와 테스트를 넘어 실제 테이프아웃과 검증된 칩까지 나오는 단계로 성장했다. 다만 그 관심의 대부분은 RISC-V 계열 SoC에 쏠려 있었다. 상대적으로 네트워킹 장비용 오픈 하드웨어는 조명을 거의 받지 못했는데, CPU만큼 화려하지 않다는 이유가 크다. 그 빈자리를 겨냥해 한 개발자가 무관리형(unmanaged) 컷스루(cut-through) 방식의 3포트 100Mbps 이더넷 스위치를 ASIC으로 설계했고, Global Foundries 180nm 공정으로 제작해 11월 중순 팹에서 받아 실리콘 브링업을 시작할 예정이라고 밝혔다. 스스로 '세계 최초의 오픈소스 스위치 ASIC'이라고 소개한 이 칩은 Tiny Tapeout gf26b 셔틀 칩에 실려 테이프아웃됐으며, 711.2 x 325um 면적을 차지한다.

흥미로운 지점은, 소프트웨어와 PCB 수준에서는 완전한 오픈소스 라우터가 이미 여럿 존재하지만 정작 그 핵심 연산과 라우팅을 담당하는 칩은 모두 폐쇄형 블랙박스라는 사실이다. 완전한 라우터 칩은 네트워킹 스택을 돌릴 CPU와 전용 네트워킹 하드웨어, 유·무선용 아날로그 프런트엔드까지 필요한 복잡한 SoC라 1인 프로젝트로는 무리다. 그래서 상대적으로 접근하기 쉬운 스위치부터, 그것도 FPGA가 아닌 실제 ASIC으로 만들어 실리콘이 동작함을 증명하겠다는 것이 이 프로젝트의 출발점이다.

설계를 결정지은 세 가지 제약

이 칩의 구조는 하고 싶은 것만큼이나 실리콘의 제약이 규정했다. 첫 번째 제약은 핀이다. Tiny Tapeout 셔틀 칩의 순수 디지털 타일을 쓰기 때문에 입력 8개, 출력 8개, 방향 설정이 가능한 양방향 GPIO 8개로 총 24핀이 주어지며, 이들은 입출력 모두 50MHz까지 안정적으로 동작한다. 아날로그 프런트엔드가 없어 IEEE 물리계층을 직접 준수하기는 어렵지만, 외부 PHY 칩을 두고 표준 RMII 버스로 인터페이스하는 우회로가 있다. 이더넷 인터페이스당 7비트를 쓰지만, 이를 통해 50Mbps급 핀으로도 100BASE-TX 이더넷을 주고받을 수 있다. 대상 PHY로는 널리 쓰이는 Microchip LAN8720A/LAN8720AI가 선정됐다.

두 번째 제약은 다이 면적이다. 비용을 개발자가 직접 부담하기에 면적이 곧 제조비다. 이 제약은 스위치 방식 선택에 결정적으로 작용했다. 저장 후 전달(store-and-forward) 방식은 프레임 전체를 저장한 뒤 FCS로 손상 여부를 검사해 전달하지만, 이더넷 프레임이 1.5KB, 점보 프레임은 9KB를 넘기 때문에 막대한 저장 공간이 필요하다. 핀 예산상 오프칩 메모리를 쓸 수 없어 온칩 메모리가 유일한 선택지인데, SRAM과 플립플롭의 면적 부담이 크다. 예컨대 Tim Edwards의 256바이트 SRAM 하나가 플로어플랜의 3분의 1을 차지하며, 한 패킷을 저장하려면 이런 인스턴스 6개가, 3포트를 감안하면 18개가 필요해 감당할 수 없다. 결국 저장 후 전달은 배제됐고, 패킷이 도착하는 도중에 전달을 시작하는 컷스루 방식이 채택됐다.

컷스루는 지연이 훨씬 낮다는 장점이 있지만 대가가 따른다. FCS 검사가 끝나기 전에 전달을 시작하므로, 손상된 패킷을 그대로 내보내 네트워크에 오류를 전파할 수 있다. 저지연과 면적 효율을 얻는 대신 무결성 검증을 포기하는 트레이드오프인 셈이다.

무관리형을 택한 이유

세 번째 제약은 사용성이다. 커뮤니티의 제3자 사용자가 손쉽게 집어 들어 쓰려면 별도 소프트웨어나 설정 없이 플러그 앤 플레이에 가까워야 한다. 단계가 하나 늘 때마다 사용 의지는 지수적으로 줄어든다. 관리형 스위치처럼 SNMP나 SSH 같은 관리 프로토콜을 지원하려면 하드웨어만으로는 어렵고 CPU로 오프로드해야 하는데, 온칩 CPU든 외부 MCU 연동이든 상당한 소프트웨어·설계·면적 부담을 안긴다. 그 지점에 이르면 이미 스위치 1세대가 아니라 라우터 아키텍처에 가까워진다. 1인 프로젝트의 빠듯한 일정까지 고려해, 무관리형이 선택됐다.

실제 데이터 송수신은 RMII 버스로 이뤄진다. 많은 사람들이 실제로는 완전한 이더넷 프레임을 본 적이 없는데, tcpdump나 와이어샤크로 보는 것은 네트워크 인터페이스가 프리앰블+SFD와 FCS를 이미 벗겨낸 뒤의 일부이기 때문이다. 반면 PHY를 거치는 이 설계에서는 프레임이 프리앰블·SFD·FCS까지 온전히 유지된다. RMII 수신 측은 데이터 2개, 유효 신호 1개, 오류 신호 1개의 네 핀을 갖는데, 이 유효 신호가 순수한 데이터 유효가 아니라 '이른' 유효 신호라는 점이 까다롭다. 프리앰블 시작 몇 사이클 전에 비동기적으로 어서트되고 프레임 끝에서 동기적으로 디어서트되므로, 프리앰블과 SFD를 읽어 실제 데이터 시작점을 스스로 판별하는 몫은 ASIC에 있다. 송신 측은 데이터 2개와 유효 1개뿐이며, ASIC과 PHY 사이에는 매체가 없으므로 오류 신호도 없다.

실무자에게 주는 의미와 한계

이 프로젝트가 지금 당장 상용 스위치를 대체하는 것은 아니다. 3포트 100Mbps에 무관리형·컷스루라는 사양은 명백히 개념 증명 수준이며, FCS 검증을 건너뛴다는 구조적 한계와 온칩 메모리·핀 예산이라는 물리적 천장을 안고 있다. Tiny Tapeout 셔틀에서 최대 4배까지 규모를 키울 수 있지만 비용도 4배로 늘고, 풀칩으로 가면 핀이 늘어 외부 대용량 메모리 연동이 다시 가능해지며 최적의 기술적 트레이드오프 지형 자체가 바뀐다. 그럼에도 네트워킹 실리콘 영역에서 검증 가능한 오픈소스 레퍼런스가 사실상 전무했다는 점을 감안하면, 소프트웨어와 PCB에 이어 칩 계층까지 오픈소스로 이어지는 첫 조각을 실물로 증명하려는 시도라는 데 의미가 있다. 실리콘 브링업 결과가 이 설계 판단들이 실제로 성립하는지를 가릴 첫 시험대가 될 것이다.