무어의 법칙은 아직 안 끝났다? 실리콘을 '쌓아 올리는' 새로운 칩 제조법

한계에 부딪힌 무어의 법칙

"무어의 법칙"이라는 말, 한 번쯤 들어보셨을 거예요. 칩 안에 들어가는 트랜지스터(전기 신호를 켜고 끄는 아주 작은 스위치) 수가 대략 2년마다 두 배로 늘어난다는 경험 법칙이에요. 수십 년 동안 우리가 쓰는 컴퓨터와 스마트폰이 점점 빨라진 게 거의 이 법칙 덕분이었어요. 트랜지스터를 더 작게 만들어서 같은 면적에 더 많이 욱여넣는 방식으로요.

그런데 요즘 이게 점점 어려워지고 있어요. 트랜지스터를 원자 몇 개 수준까지 줄이다 보니 물리적으로 더 작게 만들기가 거의 한계에 다다른 거죠. 그래서 업계가 눈을 돌린 방향이 "옆으로 못 넓히면 위로 쌓자"는 거예요. 평면에 깔던 회로를 아파트처럼 층층이 쌓는 3D 적층이죠. 일리노이대(UIUC) 재료공학 연구진이 발표한 새 제조법이 바로 이 "쌓기"를 훨씬 잘하게 해주는 기술이에요.

기존 방식과 뭐가 다른데요?

지금도 칩을 쌓는 기술은 있어요. 그런데 대부분은 따로 만든 웨이퍼(실리콘 원판)를 떼다가 위에 붙이는 방식이에요. 이게 뭐냐면, 빵을 한 장 한 장 따로 구워서 나중에 샌드위치처럼 포갠다고 생각하면 돼요. 그런데 이 본딩(bonding, 접합) 방식은 층끼리 정확히 맞추기 어렵고, 붙이는 경계면에서 손실이 생기고, 공정도 복잡해요.

이번 연구의 핵심은 단결정 실리콘을 한 층씩 순차적으로(sequentially) 직접 쌓아 올린다는 거예요. 떼다 붙이는 게 아니라, 한 웨이퍼 위에서 결정질 실리콘 층을 차례로 키워 올리는 거죠. 비유하자면 빵을 따로 구워서 포개는 게 아니라, 한 판 위에서 반죽을 올려가며 통째로 여러 층을 구워내는 느낌이에요.

여기서 가장 까다로운 문제가 "열"이에요. 실리콘을 결정질로 키우려면 보통 아주 높은 온도가 필요한데, 그러면 아래에 이미 만들어둔 층이 열로 망가지거든요. 연구진은 이 문제를 풀어서 아래층을 손상시키지 않는 저온 환경에서도 위층을 고품질 단결정으로 쌓는 방법을 찾아냈어요. 이게 핵심 성과예요. 이게 가능해지면 단순히 부품을 포개는 수준이 아니라, 칩 내부에서 회로 자체를 입체적으로 직접 쌓아 집적도를 끌어올릴 수 있게 돼요.

업계 흐름에서 보면

3D로 가는 흐름 자체는 이미 대세예요. 메모리 쪽에서는 삼성·SK하이닉스의 3D 낸드플래시가 이미 수백 층을 쌓고 있고, HBM(고대역폭 메모리)도 칩을 위로 쌓아 올린 구조죠. 로직 칩 쪽에서도 TSMC나 인텔이 칩렛을 위아래로 붙이는 패키징 기술을 밀고 있어요. 다만 이런 것들은 대부분 "이미 만든 걸 붙이는" 접근이에요. 이번 연구는 그 윗단계, 즉 "제조 과정에서부터 결정을 쌓아 만드는" 모놀리식(monolithic) 3D 집적에 더 가까워서, 성공적으로 양산까지 이어진다면 적층의 밀도와 효율을 한 단계 더 끌어올릴 잠재력이 있어요.

한국 개발자에게

소프트웨어 개발자 입장에서 이건 당장 코드에 쓰는 기술은 아니에요. 하지만 우리가 의존하는 하드웨어의 성능 곡선이 어디서 오는지를 아는 건 의외로 중요해요. 무어의 법칙이 꺾이면 "하드웨어가 알아서 빨라지겠지" 하던 시대가 끝나고, 소프트웨어 최적화와 병렬화의 가치가 다시 올라가거든요. 반대로 이런 3D 적층이 성공하면 메모리 대역폭이 넓어져서 거대 AI 모델을 돌리는 비용 구조가 바뀔 수도 있어요. 특히 메모리·반도체가 핵심 산업인 한국에서는, 이런 기초 연구가 몇 년 뒤 우리 산업의 경쟁력으로 직결될 수 있으니 흐름을 알아둘 가치가 충분해요.

한 줄 정리: 트랜지스터를 더 못 줄이면 위로 쌓는다 — 그것도 떼붙이는 게 아니라 저온에서 결정을 직접 키워 쌓는 방식으로요.

여러분은 무어의 법칙이 사실상 끝났다고 보시나요, 아니면 이런 3D 적층으로 한동안 더 갈 거라고 보시나요? 소프트웨어 최적화의 중요성과 엮어서 의견 들려주세요.